J'ai un probleme au niveau des clearence depuis un petit moment.
Si j'ai le pad d'un composant avec un (ou des ) via en dessous comme dans cette image, le DRC dit qu'il y a un probleme de clearence alors que les vias et le pad sont au meme potentiel.
est ce que quelqu'un saurait comment faire pour que le drc ne prenne pas en compte ces clearence? Ou alors s'il existe un ulp permettant de référencer les clearence?
Parce que quand on a 50 clearences de ce type dans un projet, c'est pas évident de devoir toutes les repasser une par une pour vérifier si n'y a pas une "véritable" erreur.
Merci