pb en vhdl sous quartus 2

Electronique numérique / Circuits logiques programmables EPLD, CPLD, FPGA d'Altera ou de Xilinx VHDL, Verilog ou SystemC

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sab

pb en vhdl sous quartus 2

Message par sab »

Bonjour,

J'essai de faire un multiplieur sous quartus 2, et j'ai un message d'erreur come quoi il ne trouve pas la définition du "*".

Pourtant il me semble utiliser les bonnes librairies...voici mon code:

avez vs une idée??
________________________________________________
library ieee ;

USE ieee.std_logic_1164.all;
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_ARITH.all;


----------------------------------------------------
Entity multiplieur is


port(Qcompt:in std_logic_vector(12 downto 0);
reset:in std_logic;
Qmult:out real);
End multiplieur;

----------------------------------------------------

architecture comportement of multiplieur is
variable coeff : real :=0.03;
signal result :real;
begin
process(coeff,reset,result)
begin
if(reset='1') then
result<=0.0;
Else
result <= Qcompt*coeff;
End if;
Qmult<=result;
End process;
end comportement;
_____________________________________________________

merci de m'aider

JP
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Message par JP »

Bonjour sab,

Essayes avec cette librairie en plus :
use IEEE.STD_LOGIC_unsigned.all;

a+
JP

sab

une autre méthode

Message par sab »

Finalement j'ai trouvé une autre méthode pour faire ça.
les librairies n'étaient pas le seul pb manifestement...

ça compile mais j'ai pas encore testé....je tiendrais au courant.

sab

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