instantiation et condition

Electronique numérique / Circuits logiques programmables EPLD, CPLD, FPGA d'Altera ou de Xilinx VHDL, Verilog ou SystemC

Modérateur : Modérateur

bistou

instantiation et condition

Message par bistou »

Bonjour,

Je voudrais savoir s'il est possible en vhdl de mettre sous condition l'instantiation d'un component.
Par exemple selon la valeur d'un generic quelque chose du genre :

if generic=Value then
mon instantiation
Else
rien, ou une autre instantiation
end if;

Existe-t-il une méthode pour faire quelque chose de ce genre?
Merci d'avance pour vos suggestion.

Répondre