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Bonjour,

je dois coder en vhdl sur un fpga l'algorithme de Runge Kutta pour simuler un filtre passe bas du premier ordre.Mais, mes connaissances en vhdl sont très limitées.Et pour ça, j'ai quelques difficultées pour débuter.

Donc, si vous pouviez m'aider un petit peu, ce serait très sympa de votre part.

Merci bien et bonne journée à tous

Quelque carte Xilinx, Altera ou autre?...
Je sais que Altera dispose de Megacore FIR pour creer un filtre dont tu pourrais t'inspirer..

Bonjour,

tu as la possibilité si tu travailles avec un fpga de chez altera d'utiliser efectivement les megawizards de quartus. Personnelment je ne suis pas allez vérifier si il y avait des filtres numériques.
Par contre ce dont je suis sur, c'est que si tu disposes de matlab et simulink, tu utilises fdatools pour synthétiser ton filtre numérique (fdatools te donne les coefficients du filtre) que tu implémentes ensuite sous simulink.
Ensuite il faut avoir DSPBuilder (passerelle entre Simulink et quartus). Ce logiciel te synhtètise automatiquement le VHDL . tu récupères un body que tu places ensuite sous quartus, et tu routes ensuite ton design totale sous quartus.

Voilà bon courage.
Pour info tu peux trouver des informations sur quartus et dspbuilder sous:
www.altera.com

DSPbuilder génére un code de M****. Enfin je n'aime pas du tout...
Non pour faire plus serieux, plutot que de passer par matlab et simulink tu peux directement faire la meme chose dans quartus avec le megacore FIR : http://www.altera.com/products/ip/desig ... suite.html.
Sur ce lien tu trouveras tout ce qui est gratuit.. FIR, VCO, FFT, etc..
Apres si l'envie t'en prend, et pour avoir un filtre plus précis tu peux creer un filtre avec FDAtool sous matlab, exporter les coefficients pour les réutiliser dans le FIR de quartus...
Bon courage

bonjour,

c'est vrai que passer par matlab et dspbuilder pour un fir c'est peut etre un peu lourd.
Mais par contre je ne suis pas d'accord quand tu dis que DSPbuilder génère un code de M......
J'utilise DSPbuilder pour générer des SND dans mes FPGA. Et je n'ai aucun soucis. C'est sur le code n'est peut etre pas aussi optimisé que si tu faisais le code à la mano,
mais vu le gain de temps, c'est sans comme une mesure.
Dans notre service il y a encore des gens qui programme leur DDS en VHDL directement. Là ou ils vont mettre 1 mois, là nous on mettre avec simulink et dspbuilder, a peine une semaine. Et les résultats sont identiques.
mais chacun ces habitudes

C'est vrai, je suis d'accord avec toi.
Et effectivement c'est histoire d'habitude que les étudiants n'ont pas